基于網(wǎng)表級(jí)的RM電路面積優(yōu)化
作者：王稼磊; 張會(huì)紅; 汪鵬君; 張躍軍 寧波大學(xué)電路與系統(tǒng)研究所; 寧波315211
摘要：固定極性RM（Fixed-Polarity Reed-Muller,FPRM）電路面積優(yōu)化是集成電路優(yōu)化設(shè)計(jì)中的重要部分。針對(duì)傳統(tǒng)網(wǎng)表級(jí)優(yōu)化耗費(fèi)時(shí)間長(zhǎng)、邏輯級(jí)優(yōu)化準(zhǔn)確度低等問題。本文提出了一種新的基于網(wǎng)表級(jí)RM電路優(yōu)化方案,使用窮舉算法或者改進(jìn)型布谷鳥算法獲取部分最優(yōu)極性或近最優(yōu)極性對(duì)應(yīng)的電路表達(dá)式,再經(jīng)過DC（Design Complier）綜合選取最小的電路面積及其電路結(jié)構(gòu)。MCNC Benchmark電路測(cè)試結(jié)果表明,利用所提方法減少了需要網(wǎng)表級(jí)綜合的電路數(shù)目,同時(shí)優(yōu)化后得到的電路面積比邏輯級(jí)優(yōu)化節(jié)省12%。
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無線通信技術(shù)雜志
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